Giá CoWoS của TSMC có thể tăng 20% khi nhu cầu AI khiến thời gian chờ thiết bị kéo dài đến tám tháng

Đơn hàng chip AI gây áp lực lên nguồn cung thiết bị và đóng gói

Theo thông tin từ chuỗi cung ứng ngày 27 tháng 10 năm 2026, TSMC đang cân nhắc tăng giá dịch vụ đóng gói tiên tiến CoWoS từ 10% đến 20% khi nhu cầu chip trí tuệ nhân tạo gây quá tải năng lực sản xuất. Thời gian giao thiết bị đã kéo dài từ ba đến sáu tháng lên sáu đến tám tháng, làm chậm nỗ lực mở rộng các nhà máy cần thiết để giải quyết lượng đơn hàng tồn đọng ngày càng tăng.

Áp lực không chỉ giới hạn ở các bộ xử lý đồ họa dùng để huấn luyện và vận hành hệ thống AI. Bộ xử lý trung tâm dành cho máy chủ và chip tùy chỉnh cũng đang cạnh tranh để tiếp cận dịch vụ đóng gói tiên tiến, trong khi các bộ xử lý ngày càng phức tạp đòi hỏi nhiều thời gian hơn trên thiết bị kiểm thử. Các nhà sản xuất chip đang thiếu cả năng lực lắp ráp lẫn máy móc cần thiết để mở rộng năng lực này.

Được cho là TSMC đã thay đổi cách mua thiết bị để ứng phó. Các nhà cung cấp cho biết năm nay công ty đặt hàng theo giá hiện hành mà không yêu cầu chiết khấu hoặc bổ sung tính năng với cùng mức giá như thường lệ. Đối với các nhà sản xuất thiết bị, khách hàng hiện coi việc đảm bảo ngày giao hàng quan trọng hơn đàm phán để mua với giá thấp hơn.

Mức tăng giá đóng gói được đề xuất vẫn là dự đoán trong chuỗi cung ứng, chưa có ngày áp dụng được xác nhận hay biểu giá chi tiết cho khách hàng. Các con số về năng lực trong tương lai đang được lưu truyền cũng là dự báo của giới phân tích, không phải cam kết chính thức duy nhất được công ty công bố.

Vấn đề cốt lõi là nhu cầu AI có thể tăng nhanh hơn tốc độ xây dựng và thẩm định các dây chuyền sản xuất. Các bên trong ngành ước tính một nhà máy đóng gói tiên tiến mới có thể mất khoảng ba năm từ khi khởi công đến khi các trạm xử lý chậm nhất hoạt động hết công suất. Đặt mua thêm máy móc mới chỉ là bước đầu của quá trình đó.

Vì sao đóng gói trở thành nút thắt

CoWoS là viết tắt của Chip-on-Wafer-on-Substrate (chip trên wafer trên đế). Công nghệ này kết nối chặt chẽ các chip tính toán và bộ nhớ trong một cụm, cho phép lượng lớn thông tin truyền nhanh giữa chúng. Đối với bộ xử lý AI mạnh mẽ, kết nối đó là một phần quan trọng quyết định cách sản phẩm hoàn chỉnh vận hành.

Các cụm chip AI hiện đại ngày càng gồm nhiều khuôn chip tính toán riêng lẻ, tức những mảnh silicon thực hiện phép tính, cùng với bộ nhớ băng thông cao (HBM). Bộ nhớ này cung cấp dữ liệu nhanh để bộ xử lý dành nhiều thời gian tính toán hơn và ít phải chờ hơn.

Nhiều linh kiện hơn đồng nghĩa với cụm chip lớn hơn và các công đoạn sản xuất phức tạp hơn. Các nhà cung cấp thiết bị cho biết cụm chip lớn hơn có thể làm giảm số lượng sản phẩm máy xử lý được mỗi giờ. Vì vậy, khi khách hàng chuyển sang thiết kế lớn hơn, nhà máy có thể cần thêm thiết bị chỉ để duy trì sản lượng giao hàng hiện tại.

Nhu cầu cũng đang lan sang nhiều nhóm sản phẩm. Bộ xử lý đồ họa (GPU) vẫn giữ vai trò trung tâm trong tính toán AI, nhưng bộ xử lý trung tâm máy chủ (CPU) và mạch tích hợp chuyên dụng (ASIC) cũng đang phát sinh thêm đơn hàng. ASIC là chip được thiết kế cho một tác vụ cụ thể, thay vì nhiều mục đích sử dụng. Những sản phẩm này mở rộng nhóm khách hàng muốn tiếp cận cùng một nguồn lực đóng gói chuyên biệt.

Kiểm thử kéo dài hơn khi bộ xử lý phức tạp hơn

Các ước tính của Nomura Securities được dẫn trong bài viết cho rằng thời gian kiểm thử cuối cùng đối với chip NVIDIA Blackwell dài gấp khoảng bốn lần thế hệ Hopper trước đó. Rubin có thể cần thời gian dài gấp khoảng bảy lần Hopper. Các ước tính này cho thấy năng lực kiểm thử đang trở thành một nút thắt riêng, bên cạnh khâu lắp ráp.

Kiểm thử nhằm xác nhận chip hoàn chỉnh hoạt động đúng thiết kế trước khi giao cho khách hàng. Khi mỗi sản phẩm chiếm dụng thiết bị kiểm thử lâu hơn, cùng một thiết bị sẽ xử lý được ít sản phẩm hơn trong một ngày làm việc, trừ khi nhà sản xuất thay đổi quy trình hoặc bổ sung năng lực.

Do đó, các công ty đóng gói cần phối hợp đầu tư cho cả khâu lắp ráp và kiểm thử. Sản lượng tăng ở một công đoạn có thể khiến hàng chờ tại công đoạn tiếp theo ngày càng dài nếu thiết bị ở đó không theo kịp.

Các xưởng đúc, tức doanh nghiệp sản xuất chip cho khách hàng, và các nhà cung cấp dịch vụ lắp ráp, kiểm thử bán dẫn thuê ngoài, thường gọi là OSAT, đều đang chịu áp lực này. Theo thông tin trong ngành, chu kỳ kiểm thử dài hơn là một trong những lý do khiến các nhà cung cấp cân nhắc điều chỉnh giá dịch vụ đóng gói từ 10% đến 20%.

Ngày giao hàng được ưu tiên hơn chiết khấu

Các nhà cung cấp thiết bị cho biết cách đàm phán với TSMC đã thay đổi rõ rệt. Trong những đợt mua sắm hằng năm trước đây, công ty thường yêu cầu giảm giá hoặc bổ sung tính năng mà không trả thêm tiền. Năm nay, các nhà cung cấp cho biết công ty chấp nhận mức giá hiện hành mà không yêu cầu thêm tính năng.

Điều này giúp các nhà cung cấp giảm áp lực phải gánh chi phí chiết khấu hoặc công việc kỹ thuật bổ sung. Nhờ đó, họ có thể bảo toàn lợi nhuận từ đơn hàng, dù việc sản xuất và giao máy vẫn phụ thuộc vào nguồn linh kiện và năng lực gia công.

Thời gian giao thiết bị đã tăng từ ba đến sáu tháng lên sáu đến tám tháng. Mức chờ dài nhất tăng thêm hai tháng, trong khi thời gian ngắn nhất được báo giá đã tăng gấp đôi, từ ba lên sáu tháng. Các khoảng thời gian này áp dụng cho thiết bị sản xuất; thời gian cung cấp một số dịch vụ đóng gói cũng kéo dài, nhưng chưa có khung thời gian tương ứng được công bố.

Theo các bên trong ngành, nhà cung cấp linh kiện đầu nguồn và doanh nghiệp gia công cũng đang hoạt động gần hết công suất. Một nhà sản xuất thiết bị nhận đơn hàng phải sắp xếp lịch sản xuất phù hợp với tiến độ giao linh kiện. Khách hàng sẵn sàng trả giá niêm yết có thể giữ được một vị trí trong hàng chờ, nhưng máy móc vẫn cần được lắp ráp và chuẩn bị trước khi sử dụng.

Nhà máy hoàn thiện vẫn cần thời gian để sản xuất

Các nhà máy đóng gói tiên tiến phụ thuộc vào một chuỗi công đoạn chính xác. Những người trong ngành xác định quang khắc, hiện hình và gắn khuôn chip là một số công đoạn có thể hạn chế sản lượng. Quang khắc và hiện hình giúp tạo các hoa văn tinh vi, còn gắn khuôn chip là công đoạn đặt và gắn từng chip riêng lẻ.

Công đoạn chậm nhất quyết định tốc độ luân chuyển sản phẩm qua dây chuyền. Cải thiện một trạm có thể khiến nút thắt chuyển sang trạm khác, vì vậy việc mở rộng cần nhiều hơn là bổ sung một loại máy duy nhất.

Thiết bị cũng cần được hiệu chỉnh và thẩm định sau khi lắp đặt. Các kỹ sư phải thiết lập thông số để liên tục tạo ra những cụm chip hoạt động tốt với tỷ lệ đạt chuẩn chấp nhận được, tức tỷ lệ sản phẩm đáp ứng yêu cầu. Vì vậy, một tòa nhà đã có máy móc bên trong vẫn có thể cần thêm nhiều tháng hoặc lâu hơn mới đạt sản lượng ổn định như dự kiến.

Ước tính của ngành về khoảng ba năm từ khi khởi công đến khi các trạm nghẽn chính hoạt động hết công suất cho thấy thông báo xây dựng nhà máy và việc nguồn cung được cải thiện tức thì có thể cách nhau rất xa. Trong khi đó, thời gian chờ thiết bị lên tới tám tháng hạn chế tốc độ bổ sung máy móc sản xuất cho các cơ sở hiện hữu.

Dự báo năng lực tăng nhưng quy mô còn khác biệt

Các ước tính của giới phân tích đi kèm thông tin ngày 27 tháng 10 cho rằng năng lực CoWoS của TSMC sẽ vượt 130.000 wafer mỗi tháng trong năm 2026, với mục tiêu 200.000 wafer mỗi tháng trong năm 2027. Các ước tính khác của các tổ chức tài chính cho rằng năng lực sẽ đạt 115.000 đến 140.000 wafer mỗi tháng vào cuối năm 2026 và khoảng 170.000 mỗi tháng trong năm 2027.

Goldman Sachs dự báo năng lực hằng năm đạt 1,275 triệu wafer trong năm 2026, 2,73 triệu trong năm 2027 và 3,48 triệu trong năm 2028. Chia các tổng số hằng năm này cho 12 sẽ ra mức trung bình hằng tháng lần lượt khoảng 106.250, 227.500 và 290.000 wafer.

Các con số hằng năm của ngân hàng hàm ý mức tăng khoảng 114% trong năm 2027 và thêm 27% trong năm 2028. Mức trung bình hằng tháng và ước tính năng lực vào cuối năm là hai thước đo khác nhau: một nhà máy bắt đầu sản xuất vào cuối tháng 12 chỉ đóng góp ít vào tổng sản lượng của năm đó, dù năng lực này sẽ giúp tăng nguồn cung trong năm tiếp theo.

Dự báo cho năm 2027 vẫn khác biệt đáng kể, từ khoảng 170.000 wafer mỗi tháng đến mức trung bình hằng năm 227.500 wafer của Goldman Sachs. Các khách hàng lên kế hoạch ra mắt chip chưa chắc chắn về lượng năng lực sẽ sẵn có và thời điểm có thể tiếp cận, dù mọi dự báo đều tính đến một đợt mở rộng đáng kể.

Đài Loan dẫn đầu mở rộng khi các cụm chip lớn hơn được phát triển

Kế hoạch mở rộng của TSMC gồm phát triển AP7 tại Gia Nghĩa theo nhiều giai đoạn, lắp đặt thiết bị tại AP8 P2 ở Đài Nam và bổ sung năng lực SoIC tại AP6. SoIC là công nghệ liên quan dùng để tích hợp chip theo cấu trúc ba chiều. Các hạng mục bổ sung dự kiến mở rộng năng lực đóng gói tiên tiến tại nhiều cơ sở, thay vì chỉ dựa vào một nhà máy mới.

Hoạt động mở rộng CoWoS dự kiến chủ yếu tập trung tại Đài Nam và Gia Nghĩa. Kế hoạch ở nước ngoài gồm nhà máy đóng gói tiên tiến AP1 tại Mỹ, dự kiến bắt đầu sản xuất vào năm 2028.

Chủ tịch kiêm Tổng giám đốc điều hành TSMC C.C. Wei cho biết CoWoS vẫn là lựa chọn ưu tiên của khách hàng. Trong những phát biểu được thuật lại từ cuộc gọi công bố kết quả kinh doanh gần nhất, ông cho biết công nghệ đóng gói có kích thước gấp năm lần reticle đã được sản xuất hàng loạt với tỷ lệ đạt chuẩn cao, trong khi các phiên bản gấp chín và 14 lần kích thước reticle đang được phát triển.

Reticle là khuôn mẫu có hoa văn được dùng trong quang khắc chip. Trong trường hợp này, các bội số kích thước reticle cho biết nền tảng đóng gói có thể lớn đến mức nào. Nền tảng lớn hơn tạo không gian cho nhiều khuôn chip tính toán và bộ nhớ hơn, nhưng cũng đặt ra yêu cầu cao hơn đối với thiết bị lắp ráp và kiểm soát quy trình.

Lịch trình phát triển được báo cáo hướng tới năm 2028 cho công nghệ đóng gói gấp 14 lần kích thước reticle. Mục tiêu là đưa các hệ thống AI lớn hơn vào cùng một cụm chip, đồng thời mở rộng năng lực sản xuất cần thiết để chế tạo chúng.

CoPoS đưa ra định dạng sản xuất khác

TSMC cũng đang phát triển công nghệ Chip-on-Panel-on-Substrate, hay CoPoS. Thay vì dùng wafer hình tròn làm định dạng xử lý trong quá trình đóng gói, phương pháp này sử dụng tấm nền hình chữ nhật lớn hơn. Những lợi ích dự kiến gồm không gian cho các cụm chip lớn hơn và sử dụng diện tích xử lý hiệu quả hơn.

Tấm nền chữ nhật có thể cho phép xử lý nhiều cụm chip hơn trong mỗi đợt sản xuất và giúp giảm chi phí trên mỗi sản phẩm. GPU AI cỡ lớn và ASIC tùy chỉnh là một số ứng dụng được kỳ vọng hưởng lợi. Để đạt được mức tiết kiệm đó, thiết bị, vật liệu và quy trình phải hoạt động ổn định trên bề mặt lớn hơn.

Theo thông tin từ chuỗi cung ứng, việc lắp đặt các thiết bị chính cho dây chuyền thí điểm CoPoS đã hoàn tất vào tháng 2 năm 2026, còn toàn bộ dây chuyền dự kiến được thiết lập xong vào tháng 6. Các dự báo cho rằng sớm nhất công nghệ này sẽ được sản xuất hàng loạt vào năm 2028, trong khi một mốc dự kiến khác kéo dài đến năm 2029, trước khi được ứng dụng rộng rãi hơn.

CoWoS vẫn là công nghệ chính phục vụ nhu cầu hiện tại trong khi CoPoS được phát triển. Một phương pháp liên quan là đóng gói fan-out ở cấp tấm nền cũng sử dụng các tấm nền, với ứng dụng gồm những cụm chip mỏng, kết nối dày đặc dành cho thiết bị di động, xe cộ và thiết bị kết nối.

Danh sách nhà cung cấp CoPoS ban đầu được nêu trong các thông tin của ngành gồm Chroma ATE, Scientech, C Sun, GMM, APT, GPTC, Ta Liang Technology, V5 Technologies, Favite và Gudeng Precision. Vai trò của họ bao gồm cung cấp thiết bị xử lý, kiểm tra, tự động hóa, vật liệu và tấm đỡ. Vì vậy, chuyển sang tấm nền sẽ tạo thêm việc làm cho mạng lưới sản xuất rộng hơn, chứ không chỉ tại nhà máy lắp ráp cuối cùng.

Các mốc thời gian và chi phí khách hàng theo dõi

Áp lực trong khâu đóng gói diễn ra cùng lúc với thông tin về việc chi phí sản xuất bản thân chip tăng. TSMC được cho là đã chốt mức tăng từ 3% đến 6% đối với giá sản xuất wafer, có hiệu lực từ tháng 1 năm 2027 tùy theo công nghệ quy trình; hoạt động sản xuất trên tiến trình 2 nanomet và 3 nanomet sẽ chịu mức tăng lớn nhất.

Sản xuất chip và đóng gói là hai phần riêng biệt trong hóa đơn sản xuất. Khách hàng sử dụng quy trình sản xuất tiên tiến và CoWoS có thể phải trả phí cao hơn ở cả hai công đoạn. Các tỷ lệ được báo cáo áp dụng cho những dịch vụ khác nhau, vì vậy mức thay đổi chi phí của sản phẩm hoàn chỉnh còn tùy thuộc tỷ trọng của từng dịch vụ trong tổng chi phí.

Các mốc chính được đề cập trong thông tin của ngành và dự báo của giới phân tích gồm:

• Tháng 2 năm 2026: Việc lắp đặt các thiết bị chính cho dây chuyền thí điểm CoPoS được cho là đã hoàn tất; toàn bộ dây chuyền dự kiến thiết lập xong vào tháng 6.
• Ngày 27 tháng 10 năm 2026: Thông tin từ chuỗi cung ứng đề cập khả năng tăng giá CoWoS từ 10% đến 20% và thời gian chờ thiết bị từ sáu đến tám tháng.
• Tháng 1 năm 2027: Dự kiến bắt đầu áp dụng mức tăng giá sản xuất wafer từ 3% đến 6% như đã được thông tin.
• Năm 2027: Năng lực CoWoS được dự báo tăng mạnh, dù các ước tính khác nhau về quy mô.
• Năm 2028: Nhà máy đóng gói AP1 tại Mỹ dự kiến bắt đầu sản xuất, còn lịch trình công nghệ được báo cáo hướng tới đóng gói gấp 14 lần kích thước reticle.
• Năm 2028 đến 2029: CoPoS có thể được sản xuất hàng loạt theo kỳ vọng hiện tại của ngành.

Đối với các nhà thiết kế chip và đơn vị mua hạ tầng AI, thách thức thực tế là phối hợp lịch sản xuất, đóng gói và kiểm thử với kế hoạch ra mắt sản phẩm. Các khoản đầu tư của TSMC gián tiếp giải quyết cả ba áp lực thông qua việc mở rộng mạng lưới sản xuất, nhưng thời gian giao thiết bị, quá trình thẩm định và kích thước cụm chip ngày càng lớn sẽ quyết định tốc độ chuyển khoản đầu tư thành nguồn cung có thể sử dụng.

Điểm chính

• TSMC được cho là đang cân nhắc tăng giá đóng gói CoWoS từ 10% đến 20%, nhưng chưa xác nhận ngày áp dụng.
• Thời gian chờ thiết bị sản xuất đã kéo dài lên sáu đến tám tháng, so với ba đến sáu tháng trước đây.
• Các cụm chip AI lớn hơn và chu kỳ kiểm thử dài hơn làm tăng lượng thiết bị cần thiết để duy trì sản lượng.
• Dự báo năng lực CoWoS cho thấy sẽ mở rộng nhanh, nhưng khác biệt đáng kể về quy mô trong năm 2027.
• Đài Nam và Gia Nghĩa là trọng tâm mở rộng, trong khi nhà máy AP1 tại Mỹ dự kiến hoạt động vào năm 2028.
• CoPoS có thể hỗ trợ các cụm chip lớn hơn và giảm chi phí mỗi sản phẩm, với thời điểm sản xuất hàng loạt dự kiến sớm nhất vào năm 2028 đến 2029.