Samsung sẽ dùng đế chip 3nm của TSMC cho NVHBM của Nvidia khi thiết kế bộ nhớ AI chuyển hướng

Chung quy trình sản xuất cho ba nhà cung cấp bộ nhớ

Theo các nguồn tin trong ngành công bố ngày 18 tháng 10 năm 2026, Nvidia đã đề nghị Samsung Electronics, SK hynix và Micron sử dụng quy trình sản xuất 3nm của TSMC để chế tạo các đế chip trong thế hệ bộ nhớ băng thông cao tùy chỉnh tiếp theo. Bộ phận Device Solutions của Samsung được cho là đã chấp thuận đề nghị sau khi xem xét nội bộ, đưa đối thủ đúc chip Đài Loan vào một khâu sản xuất bộ nhớ mà Samsung vốn tự đảm nhiệm.

Sản phẩm có tên NVHBM, dựa trên HBM4E, thế hệ thứ bảy của bộ nhớ băng thông cao. Nvidia cũng muốn các nhà cung cấp sử dụng công nghệ sản xuất DRAM thế hệ thứ sáu, gọi là 1c, cho các đế chip bộ nhớ. Mục tiêu là giúp bộ nhớ từ các nhà cung cấp khác nhau hoạt động nhất quán hơn và giảm khối lượng kỹ thuật cần thiết để phê duyệt sản phẩm của từng nhà cung cấp.

Quyết định của Samsung sẽ mở rộng quan hệ hiện có với TSMC từ khả năng tương thích trong đóng gói sang sản xuất HBM. Bốn năm trước, hai công ty đã hợp tác để bảo đảm bộ nhớ Samsung có thể kết nối với bộ xử lý đồ họa thông qua công nghệ đóng gói của TSMC. Việc sản xuất một chip thiết yếu bên trong cụm bộ nhớ đưa sự hợp tác này tiến xa hơn.

Đề xuất của Nvidia cũng thay đổi chức năng của đế chip. NVHBM chuyển bộ điều khiển bộ nhớ, mạch điều phối luồng dữ liệu, từ bộ xử lý chính xuống đáy cụm bộ nhớ. Điều này khiến đế chip trở thành bộ phận quan trọng hơn của hệ thống tính toán, thay vì chỉ đóng vai trò kết nối bộ nhớ với bộ xử lý.

Với Samsung, chấp nhận kiến trúc này đồng nghĩa tách biệt hai quyết định trước đây công ty vẫn gộp chung: ai sản xuất bộ nhớ lưu trữ thông tin và ai chế tạo chip logic quản lý kết nối của bộ nhớ với bộ xử lý. Samsung sẽ tiếp tục cung cấp bộ nhớ, còn TSMC sản xuất đế chip theo yêu cầu.

Những thay đổi bên trong cụm bộ nhớ

HBM xếp chồng nhiều đế chip bộ nhớ lên nhau, cạnh một bộ xử lý mạnh. Thiết kế xếp chồng giúp lượng lớn dữ liệu truyền đi trên quãng đường ngắn, nhờ đó các bộ tăng tốc AI luôn có đủ dữ liệu cho các đơn vị tính toán. Đế chip là một mảnh silicon riêng biệt chứa các mạch điện tử.

Các đế chip lõi lưu trữ dữ liệu. Đế chip nền nằm bên dưới chúng, đảm nhiệm các chức năng kết nối và logic. Trong thiết kế thông thường, bộ điều khiển bộ nhớ vẫn nằm trên đế chip của bộ tăng tốc chính. NVHBM chuyển bộ điều khiển này xuống đế chip nền, giải phóng không gian trên bộ xử lý để bố trí các mạch khác.

Nvidia cũng sử dụng một giao diện vật lý tùy chỉnh, gọi là PHY, để kết nối các chip. PHY là mạch gửi và nhận tín hiệu điện. Các mô tả kỹ thuật về NVHBM cho biết công nghệ này thay giao diện song song rộng của HBM tiêu chuẩn bằng kết nối nối tiếp độc quyền hẹp hơn, truyền dữ liệu qua ít kết nối hơn với tốc độ cao hơn.

Quy mô của giao diện thông thường cho thấy vì sao thiết kế mới hấp dẫn. HBM4 có 32 kênh, mỗi kênh rộng 64 bit, tổng cộng 2.048 bit. Việc quản lý các kết nối này đòi hỏi lượng mạch đáng kể và hệ thống dây dẫn phức tạp giữa các chip. NVHBM hướng đến giảm gánh nặng đó và đơn giản hóa việc đi dây trên bộ trung gian, lớp kết nối nằm bên dưới các chip.

Nvidia cung cấp NVHBM như một khối xây dựng cho các đối tác thiết kế chip tùy chỉnh thông qua NVLink Fusion. HBM tiêu chuẩn vẫn là một dòng sản phẩm riêng. Các đối tác chọn NVHBM sẽ sử dụng thiết kế bộ điều khiển và kết nối do Nvidia quy định trong hệ thống bộ tăng tốc của họ.

Vì sao Nvidia muốn các nhà cung cấp dùng chung quy trình

Công thức sản xuất Nvidia đề xuất kết hợp quy trình logic 3nm của TSMC với các quy trình DRAM tiên tiến cho các lớp bộ nhớ. Logic và DRAM thực hiện những nhiệm vụ khác nhau, sử dụng các phương pháp sản xuất khác nhau. Nhãn 3nm chỉ một thế hệ sản xuất logic, còn 1c chỉ một thế hệ công nghệ DRAM.

Samsung, SK hynix và Micron đều có thiết kế và phương pháp sản xuất riêng. Những khác biệt này có thể khiến nhà phát triển bộ tăng tốc phải kiểm tra bổ sung khi muốn mua bộ nhớ từ nhiều công ty. Một quy trình đế chip nền chung giúp các nhà phát triển có điểm xuất phát nhất quán hơn.

Thẩm định là quá trình kiểm tra để bảo đảm bộ xử lý, bộ nhớ và gói chip hoạt động cùng nhau ở tốc độ, mức điện năng và độ tin cậy mong muốn. Lặp lại công việc này với nhiều thiết kế khác nhau tốn thời gian kỹ thuật. Đề xuất của Nvidia nhằm giảm khối lượng tích hợp riêng cần thực hiện khi chuyển đổi nhà cung cấp bộ nhớ.

Micron gọi thế hệ DRAM sắp tới của mình là 1-gamma, nhìn chung tương đương thế hệ 1c theo cách gọi của Samsung và SK hynix. Vì vậy, mục tiêu thống nhất này kết hợp các thế hệ sản xuất mang tên gọi khác nhau giữa các công ty, chứ không khiến quy trình bộ nhớ của mọi nhà cung cấp trở nên giống hệt nhau.

TSMC sẽ trở thành đối tác sản xuất chung cho các sản phẩm bộ nhớ cạnh tranh. Cách sắp xếp này có thể đơn giản hóa việc triển khai của Nvidia giữa các nhà cung cấp, đồng thời tập trung một khâu sản xuất quan trọng tại một hãng đúc chip. Việc Samsung xem xét phương án sản xuất dự phòng cho thấy tầm quan trọng thực tế của việc bảo đảm đủ đế chip nền.

Samsung vẫn duy trì sản xuất tại các nhà máy riêng

Samsung dự kiến tiếp tục mô hình sản xuất tích hợp đối với HBM tiêu chuẩn. Các sản phẩm HBM4 và HBM4E của hãng sử dụng quy trình 4nm của Samsung cho đế chip nền và quy trình 1c cho các đế chip lõi. Các lớp bộ nhớ được sản xuất tại những khu phức hợp Hwaseong và Pyeongtaek ở Hàn Quốc.

Samsung bắt đầu sản xuất hàng loạt HBM4 vào đầu năm 2026, còn HBM4E đang trong giai đoạn thẩm định để sản xuất hàng loạt vào thời điểm có thông tin hồi tháng 10. Thẩm định là giai đoạn kiểm tra nhằm xác định sản phẩm đã sẵn sàng được sản xuất ổn định theo tiêu chuẩn yêu cầu hay chưa.

HBM tùy chỉnh cho các khách hàng khác, trong đó có AMD, cũng được dự kiến tiếp tục theo mô hình tích hợp của Samsung. Vì vậy, quyết định về NVHBM chỉ áp dụng cho các yêu cầu của Nvidia, chứ không phải bước chuyển trên toàn công ty khỏi việc tự sản xuất đế chip nền.

Dự kiến bộ phận Kinh doanh Bộ nhớ của Samsung sẽ dẫn dắt hoạt động thiết kế và hỗ trợ tối ưu hóa cho các đế chip nền do TSMC sản xuất. Điều này sẽ làm thay đổi phân công trách nhiệm trong Samsung, nơi các bộ phận System LSI và Foundry trước đây thường tham gia sản xuất đế chip nền trong nội bộ.

Samsung cũng đang đánh giá khả năng bộ phận đúc chip của hãng có thể sản xuất đế chip nền NVHBM nếu nhu cầu vượt quá công suất của TSMC hay không. Phương án dự phòng này sẽ giữ lại thêm một lựa chọn sản xuất, dù cấu hình Nvidia được công bố hiện vẫn tập trung vào quy trình 3nm của TSMC.

Micron và SK hynix chọn những hướng đi khác nhau

Thay đổi của Micron không chỉ giới hạn ở sản phẩm tùy chỉnh của Nvidia. Công ty cho biết cả NVHBM, được phát triển cùng Nvidia, lẫn HBM4E tiêu chuẩn đều sẽ sử dụng đế chip nền do một hãng đúc bên ngoài sản xuất. TSMC dự kiến đảm nhiệm khâu này.

Với HBM4, Micron kết hợp các đế chip bộ nhớ sản xuất theo quy trình 1-beta của hãng với đế chip nền do công ty tự sản xuất. HBM4E chuyển các lớp bộ nhớ sang quy trình 1-gamma và đưa việc sản xuất đế chip nền ra ngoài các nhà máy của Micron. Do đó, Micron đang thay đổi cả hai bộ phận chính của cụm chip, vừa sử dụng quy trình bộ nhớ mới hơn vừa chọn một đối tác sản xuất logic bên ngoài.

Giám đốc điều hành Micron Manish Bhatia dự đoán NVHBM sẽ có giá bán trung bình cao hơn và biên lợi nhuận tốt hơn. Theo ông, HBM vốn đã được bán với giá cao hơn, trong khi công việc và chức năng bổ sung của sản phẩm tùy chỉnh tạo ra thêm giá trị. Vì vậy, việc thuê ngoài sản xuất đế chip nền có thể song hành với kỳ vọng lợi nhuận cao hơn.

SK hynix hiện đã sử dụng quy trình logic 12nm của TSMC để sản xuất đế chip nền HBM4. Theo các nguồn tin trong ngành, quy trình 3nm của TSMC đang được ưu tiên cho HBM4E và HBM tùy chỉnh trong tương lai. Động thái này sẽ đưa công nghệ sản xuất logic tiên tiến hơn vào một bộ phận đang đảm nhận thêm nhiều chức năng.

Đầu năm nay, SK hynix cũng đã giới thiệu ý tưởng HBM tùy chỉnh dựa trên công nghệ Stream DQ tại sự kiện GTC của Nvidia. Ý tưởng này tập trung vào việc quản lý và liên tục cung cấp dữ liệu cho bộ xử lý. Cả ba nhà cung cấp đều đang đi theo hướng biến đế chip nền thành bộ phận tham gia tích cực hơn vào việc luân chuyển dữ liệu.

Ý nghĩa các con số hiệu năng của Nvidia

Nvidia cho biết NVHBM có thể cung cấp băng thông trên mỗi cụm cao hơn HBM4E tiêu chuẩn tới 30% và tiêu thụ ít hơn 15% điện năng HBM. Băng thông đo lượng dữ liệu có thể truyền trong một khoảng thời gian nhất định. Băng thông cao hơn có thể giúp bộ xử lý AI đang chờ dữ liệu từ bộ nhớ.

Lấy phép so sánh đơn giản: nếu một cụm HBM4E tiêu chuẩn truyền được 100 đơn vị dữ liệu trong một khoảng thời gian nhất định, mức cải thiện tối đa Nvidia tuyên bố sẽ nâng con số lên 130 đơn vị. Nếu bộ nhớ dùng trong phép so sánh tiêu thụ 100 đơn vị điện năng, mức giảm được tuyên bố sẽ đưa mức tiêu thụ HBM xuống còn 85 đơn vị. Đây là các ví dụ quy đổi tỷ lệ phần trăm, không mô tả sản phẩm cụ thể đang được bán.

Nvidia cũng cho biết thiết kế này có thể giải phóng tới 25% diện tích trên đế chip tính toán XPU. XPU là thuật ngữ rộng chỉ bộ xử lý tính toán, bao gồm cả các bộ tăng tốc AI tùy chỉnh. Việc chuyển mạch bộ nhớ ra khỏi đế chip giúp các nhà thiết kế dành thêm phần silicon đó cho chức năng tính toán.

Một tường thuật khác về phần trình bày của Nvidia đưa ra con số mức tăng năng lực tính toán trên đế chip chính lên tới 30%. Con số này đo tiềm năng tài nguyên tính toán, còn mức 25% mô tả diện tích silicon được giải phóng nhờ thay đổi kiến trúc. Các nhà thiết kế vẫn phải quyết định sẽ sử dụng phần không gian được giải phóng như thế nào.

Giao diện PHY tùy chỉnh được cho là có thể giảm tới 67% diện tích mà giao diện này chiếm dụng. Một đánh giá kỹ thuật đưa ra ước tính đó dựa trên số lượng chân kết nối giảm. Các phép so sánh tổng quát của Nvidia về băng thông, điện năng và diện tích lấy HBM4E tiêu chuẩn làm mốc, trong bối cảnh thế hệ này chưa được đưa ra thị trường.

Với dịch vụ AI, việc truyền dữ liệu nhanh hơn có thể giúp tạo phản hồi nhanh hơn khi bộ nhớ là yếu tố hạn chế. Mức tiêu thụ điện của bộ nhớ thấp hơn có thể giúp các nhà thiết kế hệ thống linh hoạt hơn trong giới hạn ngân sách điện năng. Tác động đối với cả máy chủ còn phụ thuộc vào bộ xử lý, khối lượng công việc, mạng và hệ thống làm mát, ngoài bộ nhớ.

Amazon gắn kết bộ nhớ với nền tảng rộng hơn của Nvidia

Annapurna Labs của Amazon là đối tác NVHBM đầu tiên được công bố. Bộ phận thiết kế chip này phát triển các bộ tăng tốc Trainium cho Amazon Web Services, tạo cho Nvidia con đường cung cấp công nghệ bộ nhớ cho một công ty cũng tự phát triển bộ xử lý AI.

Nafea Bshara, phó chủ tịch Annapurna Labs, mô tả mục đích hợp tác trong tuyên bố đi kèm thông báo:

Chúng tôi mong đợi sự hợp tác công nghệ này sẽ mang lại lợi ích cho các thiết kế hạ tầng AWS trong tương lai.

Trainium 4 của Annapurna dự kiến hỗ trợ NVLink Fusion. Các nguồn tin về kế hoạch triển khai NVHBM cho rằng công nghệ này sẽ ra mắt cùng Trainium 4 hoặc với thế hệ sau; thế hệ chip cụ thể và thời điểm thương mại hóa NVHBM của Amazon hiện chưa được công bố chính thức.

NVLink Fusion cho phép các đối tác tiếp cận những công nghệ như NVLink Chiplet, NVLink-C2C, NVLink Switch cùng các hệ thống và giá đỡ MGX. Những công nghệ này cung cấp kết nối và thiết kế hệ thống để tích hợp bộ xử lý tùy chỉnh vào hạ tầng tính toán của Nvidia. NVHBM bổ sung phân hệ bộ nhớ vào danh mục đó.

MediaTek được cho là đã chọn NVLink Fusion năm ngày sau thông báo về NVHBM và dự định cung cấp công nghệ này cho các khách hàng XPU của mình. Điều đó giúp Nvidia có thêm con đường tham gia các dự án bộ tăng tốc tùy chỉnh, thị trường mà Broadcom và Marvell cũng cạnh tranh. Marvell từng mô tả một phương án tương tự nhằm chuyển vị trí điều khiển bộ nhớ vào tháng 12 năm 2024, khiến việc khách hàng chấp nhận và tích hợp hệ thống trở thành những yếu tố quan trọng của cuộc cạnh tranh.

Quá trình chuyển đổi

Quá trình phát triển NVHBM kết hợp những thay đổi về kiến trúc, quan hệ với nhà cung cấp và mức độ tiếp nhận của khách hàng. Trình tự này giúp lý giải tầm quan trọng của quyết định hồi tháng 10 của Samsung: Nvidia trước tiên giới thiệu thiết kế chung, sau đó các nhà sản xuất bộ nhớ phải quyết định cách chế tạo sản phẩm.

• Tháng 12 năm 2024: Marvell đưa ra khái niệm tương tự, với cách bố trí khác cho các chức năng điều khiển bộ nhớ.
• Đầu năm 2026: Samsung bắt đầu sản xuất hàng loạt HBM4, trong khi SK hynix giới thiệu ý tưởng HBM tùy chỉnh Stream DQ tại GTC.
• Ngày 26 tháng 8 năm 2026: Nvidia công bố NVHBM là sản phẩm bổ sung cho NVLink Fusion, đồng thời nêu tên Annapurna Labs là đối tác đầu tiên.
• Năm ngày sau: MediaTek được cho là đã chọn NVLink Fusion và dự định cung cấp công nghệ này cho các khách hàng XPU của mình.
• Ngày 18 tháng 10 năm 2026: Các nguồn tin trong ngành đưa tin Nvidia đề nghị sử dụng đế chip nền 3nm của TSMC và Samsung đã chấp thuận sau khi xem xét nội bộ.

Quyết định của Samsung đưa kế hoạch sản xuất tiến gần hơn tới mục tiêu của Nvidia là có một phương án triển khai nhất quán giữa các nhà cung cấp bộ nhớ. Đồng thời, việc Samsung tiếp tục đầu tư vào sản xuất đế chip nền của riêng mình vẫn duy trì lựa chọn khác cho HBM tiêu chuẩn và các sản phẩm tùy chỉnh cung cấp cho khách hàng khác.

Điểm chính

• Nvidia được cho là muốn Samsung, SK hynix và Micron sử dụng quy trình 3nm của TSMC để sản xuất đế chip nền NVHBM.
• NVHBM chuyển bộ điều khiển bộ nhớ từ bộ xử lý chính xuống đế chip nền của cụm HBM.
• Samsung đã chấp thuận đề nghị nhưng dự định tiếp tục tự sản xuất HBM tiêu chuẩn và các sản phẩm tùy chỉnh khác.
• Micron dự kiến thuê ngoài sản xuất đế chip nền cho cả NVHBM và HBM4E tiêu chuẩn; SK hynix hiện đã hợp tác với TSMC về HBM4.
• Nvidia tuyên bố NVHBM có thể tăng băng thông tới 30% và giảm 15% mức tiêu thụ điện của HBM so với HBM4E tiêu chuẩn.
• Annapurna Labs của Amazon là đối tác đầu tiên được công bố, trong khi Samsung đang đánh giá khả năng dùng bộ phận đúc chip của mình làm phương án dự phòng sản xuất.