Micron bác bỏ DRAM 4F², đặt cược vào liên kết wafer và bộ nhớ 3D trong khi các đối thủ chọn hướng đi khác

Micron chọn hướng đi khác cho thập kỷ bộ nhớ tiếp theo

Micron Technology sẽ tiếp tục phát triển cấu trúc ô DRAM 6F² hiện có thay vì chuyển sang thiết kế 4F² nhỏ hơn mà Samsung Electronics, SK Hynix và ChangXin Memory Technologies (CXMT) của Trung Quốc đang theo đuổi. Phương án của Micron kết hợp cải tiến thêm DRAM truyền thống, liên kết wafer và cuối cùng là phát triển DRAM 3D.

Tại hội thảo trực tuyến về công nghệ ngày 21 tháng 10 năm 2026, Micron đã ấn định thời điểm cho bước tiến lớn tiếp theo: sản xuất hàng loạt DRAM 1-delta tại Boise, Idaho, vào nửa cuối năm 2027. Công ty đặt mục tiêu tăng mật độ bit ở mức giữa 20% so với thế hệ 1-gamma hiện tại, tức lưu trữ được nhiều dữ liệu hơn trên cùng diện tích chip.

Scott DeBoer, chủ tịch kiêm giám đốc công nghệ và sản phẩm của Micron, cho biết công ty nhận thấy những trở ngại vật lý căn bản nếu tiếp tục thu nhỏ 4F². Theo bài trình bày của Micron, hãng đã nghiên cứu kiến trúc này hơn 20 năm nhưng không tìm thấy hướng thu nhỏ khả thi.

Samsung và SK Hynix đang đi theo hướng khác. Cả hai nghiên cứu cấu trúc transistor dựng đứng nhằm giúp 4F² khả thi trước khi chuyển sang DRAM 3D trong tương lai. CXMT cũng theo đuổi thiết kế này cho bộ nhớ máy chủ, trong bối cảnh bị hạn chế tiếp cận thiết bị chế tạo chip tiên tiến.

Cuộc cạnh tranh xoay quanh một câu hỏi thực tế: phương án nào có thể cung cấp bộ nhớ đáng tin cậy hơn với chi phí thấp hơn? Micron đặt cược rằng kéo dài vòng đời thiết kế ô quen thuộc, đồng thời thay đổi cách chế tạo và kết nối chip, sẽ phục vụ khách hàng tốt hơn chuyển sang 4F².

Vì sao ô nhỏ hơn lại gây tranh luận lớn hơn

DRAM là bộ nhớ làm việc lưu giữ thông tin mà máy tính cần truy cập nhanh. Mỗi ô nhớ thông thường lưu một bit dữ liệu bằng transistor đóng vai trò như công tắc và tụ điện giữ điện tích.

Các ký hiệu 6F² và 4F² mô tả diện tích ô nhớ so với một kích thước trong quy trình sản xuất gọi là F. Với cùng giá trị F, giảm từ sáu đơn vị diện tích xuống bốn sẽ thu hẹp một phần ba diện tích danh nghĩa của ô nhớ. Trong bố cục lý tưởng, điều đó cho phép đặt thêm 50% ô nhớ trên cùng diện tích, vì sáu chia bốn bằng 1,5.

Điểm phản đối của Micron tập trung vào tụ điện. Ngay cả khi transistor được dựng đứng để chiếm ít diện tích hơn, các tụ điện phía trên vẫn cần đủ không gian để duy trì độ ổn định, giữ điện tích và tránh gây nhiễu cho các tụ bên cạnh. DeBoer cho biết bước tụ, tức khoảng cách giữa các tụ điện, là giới hạn nền tảng đối với mật độ bit DRAM.

DeBoer giải thích lập luận của Micron trong phiên hỏi đáp:

Có những vấn đề căn bản với việc thu nhỏ 4F², cuối cùng sẽ khiến DRAM 3D xuất hiện thay cho 4F².

Quy trình sản xuất tạo thêm nhiều ràng buộc. Các cấu trúc cao và hẹp khó chế tạo đồng nhất hơn, trong khi những kết nối điện mảnh hơn có thể có điện trở cao hơn và làm chậm tín hiệu. Lợi ích thương mại phụ thuộc vào số bit hoạt động tốt thu được từ mỗi wafer sau khi giải quyết các khó khăn này.

Micron dự định sản xuất gì và vào thời điểm nào

Micron cho biết công nghệ 1-gamma hiện đã được sản xuất số lượng lớn và sẽ là nền tảng cho các sản phẩm ra mắt trong 12 tháng tiếp theo. Thế hệ kế tiếp, 1-delta, dự kiến hỗ trợ các sản phẩm gồm HBM5, HBM dựng đứng và bộ nhớ phục vụ suy luận AI đặt gần thiết bị sử dụng.

Thế hệ tiếp theo nữa, 1-epsilon, đưa liên kết wafer vào lộ trình DRAM. Quy trình này cho phép ghép các wafer được sản xuất riêng biệt, giúp kỹ sư linh hoạt hơn trong việc chế tạo ô nhớ và các mạch hỗ trợ bằng những công đoạn sản xuất khác nhau.

Micron cũng xác định kỹ thuật quang khắc High-NA EUV và vật liệu mới là những công cụ dành cho các thế hệ sau. High-NA EUV sử dụng hệ thống quang học tiên tiến để tạo các mẫu mạch chip mịn hơn. Song song với đó, lộ trình bao gồm hai giai đoạn phát triển DRAM 3D, mang tên 3D1 và 3D2.

• Ngày 21 tháng 10 năm 2026: Micron công bố quyết định tiếp tục phát triển 6F², đồng thời nghiên cứu liên kết wafer và DRAM 3D.
• Nửa cuối năm 2027: Micron đặt mục tiêu sản xuất hàng loạt DRAM 1-delta tại Boise.
• Nửa cuối năm 2027: NAND thế hệ 11 cũng dự kiến bắt đầu tăng sản lượng.
• Các thế hệ DRAM sau này: 1-epsilon đưa liên kết wafer vào lộ trình, tiếp theo là nghiên cứu quang khắc tiên tiến, vật liệu mới và DRAM 3D.
• Giai đoạn 2027-2030: Lộ trình HBM của Micron lần lượt tiến qua HBM4E, HBM5, HBM5E và HBM6.

Micron chưa đưa ra ngày thương mại hóa cụ thể cho DRAM 3D. DeBoer cho biết thời điểm chuyển đổi sẽ phụ thuộc vào chi phí, độ phức tạp của sản xuất và hiệu năng thiết bị, đồng thời bày tỏ tin tưởng rằng DRAM phẳng truyền thống vẫn còn nhiều thế hệ phát triển nữa.

Samsung và SK Hynix theo đuổi transistor dựng đứng

Phương án của Samsung kết hợp transistor kênh dựng đứng, liên kết wafer và nghiên cứu một loại bán dẫn oxit gọi là oxit indi gali kẽm, hay IGZO. Hãng đã nghiên cứu 4F² tiên tiến khoảng năm năm.

IGZO đang được nghiên cứu nhằm giảm dòng rò, tức hiện tượng điện tích thất thoát ngoài ý muốn. Dòng rò là vấn đề quan trọng vì ô DRAM phải giữ điện tích đủ lâu để máy tính đọc dữ liệu một cách tin cậy. Ý tưởng liên kết của Samsung tách wafer chứa các ô nhớ khỏi wafer chứa mạch hỗ trợ, rồi ghép chúng lại với nhau.

SK Hynix đã công bố nghiên cứu kết hợp nền tảng cổng dựng đứng 4F² với liên kết wafer. Hãng dùng kiến trúc này để hướng tới mật độ cao hơn và mức tiêu thụ điện thấp hơn, đồng thời chuẩn bị cho DRAM 3D trong dài hạn.

Dự báo trong ngành cho rằng Hàn Quốc có thể bắt đầu sản xuất 4F² vào khoảng năm 2027-2028, dù các ước tính thận trọng hơn cho rằng sản lượng đáng kể từ các nhà cung cấp lâu năm sẽ chỉ xuất hiện vào cuối năm 2028 hoặc muộn hơn. Những dự báo này phụ thuộc vào quá trình phát triển, khách hàng thẩm định và tỷ lệ thành phẩm, tức tỷ lệ chip sản xuất ra hoạt động đúng.

Vì vậy, liên kết wafer là công cụ chung trong các chiến lược cạnh tranh. Samsung và SK Hynix muốn dùng công nghệ này để giúp 4F² trở nên khả thi. Micron dự định dùng công nghệ đó trong khi vẫn giữ 6F². Bất đồng nằm ở kiến trúc ô nhớ và trình tự phát triển, chứ không phải ở vai trò của công nghệ liên kết.

CXMT tìm cách vượt qua hạn chế thiết bị

CXMT quan tâm đến 4F² còn vì một lý do khác: các hạn chế về quyền tiếp cận thiết bị quang khắc cực tím. Công ty đang theo đuổi thay đổi cấu trúc có thể tăng mật độ trong khi vẫn sử dụng thiết bị quang khắc argon fluoride đời cũ.

Phương án được đề xuất kết hợp cấu trúc cổng dựng đứng với liên kết lai trên các wafer đường kính 12 inch. Mảng bộ nhớ và mạch logic ngoại vi được chế tạo riêng rồi kết nối với nhau. Các ước tính gắn với phương án này cho thấy mật độ lưu trữ có thể tăng 30%-50%.

CXMT nhắm đến các mô-đun bộ nhớ DDR5 có thanh ghi, gọi là RDIMM, dành cho máy chủ. Mục tiêu được công bố là giới thiệu sản phẩm trước cuối năm 2026, đồng thời hoàn tất thẩm định khách hàng trong năm. Công ty chưa công bố tỷ lệ thành phẩm, lượng hàng xuất xưởng hay lịch trình tăng sản lượng thương mại trên diện rộng.

Điều đó đồng nghĩa vẫn còn nhiều bước giữa thời điểm công bố và việc nguồn cung thị trường tăng đáng kể. Khách hàng máy chủ phải thẩm định bộ nhớ, còn CXMT cần sản xuất ổn định với chi phí cho phép mở rộng lượng hàng giao.

Goldman Sachs dự báo công suất wafer DRAM hàng tháng của CXMT tăng từ 290.000 vào cuối năm 2026 lên 513.000 vào cuối năm 2028. Đây là mức tăng 223.000 wafer, tương đương khoảng 77%. Ngân hàng cũng ước tính đến năm 2028, CXMT có thể đáp ứng khoảng 50% nhu cầu DRAM và 40% nhu cầu HBM của Trung Quốc.

HBM đòi hỏi nhiều hơn việc chế tạo các ô nhớ. Công nghệ này còn cần đóng gói tiên tiến, kết nối đáng tin cậy xuyên qua các chip xếp chồng và một đế logic đủ năng lực. Khả năng tiếp cận thiết bị và quy trình sản xuất cần thiết sẽ góp phần quyết định tốc độ CXMT mở rộng ở các thị trường bộ nhớ khác nhau.

HBM dựng đứng đặt bộ nhớ ngay phía trên bộ xử lý

Đề xuất HBM dựng đứng của Micron thay đổi vị trí bộ nhớ trong hệ thống AI. HBM thông thường đã xếp chồng nhiều chip DRAM, nhưng cụm chip này thường nằm cạnh bộ xử lý trên một bộ nối trung gian, tức nền tảng kết nối truyền tín hiệu giữa các linh kiện.

HBM dựng đứng đặt bộ nhớ trực tiếp lên trên bộ xử lý. Micron dự định dùng liên kết lai, kết nối các tiếp điểm đặt cực gần nhau, để tạo ra hệ thống kết nối ngắn hơn và dày đặc hơn giữa bộ nhớ với phần cứng tính toán.

Mục tiêu chính là tăng băng thông, tức lượng dữ liệu được truyền mỗi giây. Bộ xử lý AI liên tục chuyển lượng lớn thông tin giữa bộ nhớ và các mạch tính toán. Kết nối nhanh hơn có thể giúp bộ xử lý dành nhiều thời gian tính toán hơn và ít phải chờ dữ liệu hơn.

Nhiệt khiến thiết kế này trở nên khó khăn. Bộ xử lý mạnh tạo ra lượng nhiệt đáng kể, còn bộ nhớ đặt phía trên phải hoạt động tin cậy trong môi trường đó. DeBoer cho biết băng thông là động lực chính của HBM dựng đứng, trong khi dung lượng bộ nhớ sẽ tăng với tốc độ khác do các giới hạn nhiệt.

Micron đang phát triển các giải pháp quản lý nhiệt, trong đó có bộ tản nhiệt đặt trên những khu vực nóng hơn của đế HBM. Hãng cũng nghiên cứu bộ nhớ suy luận biên dựng đứng, hay vEIM, với mục tiêu ban đầu đạt băng thông khoảng 2 terabyte mỗi giây trên mỗi mô-đun. Suy luận biên là việc chạy mô hình AI gần nơi dữ liệu được thu thập hoặc sử dụng.

Kế hoạch của Micron bao gồm nhiều dạng cấu trúc dựng đứng khác nhau: liên kết wafer, xếp chồng chip nhớ phía trên bộ xử lý và cuối cùng là xây dựng cấu trúc ô DRAM 3D. Mỗi dạng giải quyết một phần khác nhau của bài toán đưa thêm bộ nhớ và kết nối nhanh hơn vào không gian giới hạn.

HBM cải tiến hằng năm trong bối cảnh nguồn cung eo hẹp

Lộ trình sản phẩm của Micron đặt HBM4 vào năm 2026, HBM4E vào năm 2027, HBM5 vào năm 2028, HBM5E vào năm 2029 và HBM6 vào năm 2030. Lịch trình nêu tiến độ sản phẩm hằng năm mà công ty dự kiến, với các sản phẩm tiêu chuẩn và tùy chỉnh được phát triển song song với những thiết kế dựng đứng mới nổi.

Micron cho biết HBM4 hiện tại đã được sản xuất số lượng lớn. Một cụm xếp chồng gồm 12 chip nhớ có dung lượng 36 gigabyte và băng thông trên 2,8 terabyte mỗi giây, với tốc độ trên 11 gigabit mỗi giây ở từng chân kết nối.

Công ty tuyên bố sản phẩm tiết kiệm điện hơn HBM3E trên 20%. Hãng cũng đang lấy mẫu một phiên bản gồm 16 chip nhớ, dung lượng 48 gigabyte. Sản phẩm tùy chỉnh dự kiến tích hợp các chức năng bộ nhớ và logic theo yêu cầu của khách hàng vào đế, trong khi sản phẩm tiêu chuẩn vẫn nằm trong danh mục.

Micron cho biết toàn bộ nguồn cung HBM năm 2026 đã được bán hết. Giám đốc điều hành Sanjay Mehrotra dự báo nguồn cung sẽ tiếp tục thấp hơn nhu cầu trong năm 2027 và 2028, trong khi công suất đóng gói bổ sung tại Singapore dự kiến bắt đầu đóng góp trong nửa đầu năm 2027.

Những hạn chế nguồn cung này có ý nghĩa đối với các khách hàng đang lên kế hoạch xây dựng hệ thống AI. Băng thông bộ nhớ cao hơn có thể cải thiện hiệu năng hệ thống, nhưng khách hàng cũng cần lịch giao hàng có thể dự đoán, mức tiêu thụ điện trong tầm kiểm soát và đủ dung lượng cho khối lượng công việc. Micron đang cố gắng đáp ứng đồng thời các yêu cầu đó thông qua hợp tác phát triển sản phẩm chặt chẽ hơn với khách hàng.

Cùng một lộ trình mở rộng tới điện thoại, máy chủ và lưu trữ

Kế hoạch của Micron không chỉ giới hạn ở HBM. Công ty dự báo LPDDR6 có hiệu suất sử dụng điện tốt hơn LPDDR5 khoảng 35%, với mức cải thiện lớn hơn ở một số dung lượng. LPDDR được dùng trong thiết bị di động và cũng thu hút sự quan tâm của trung tâm dữ liệu nhờ đặc tính tiêu thụ điện.

DDR6 dự kiến có băng thông gấp khoảng hai lần DDR5. Micron cũng lên kế hoạch sản xuất RDIMM cho máy chủ với dung lượng 1 terabyte, sau mô-đun 512 gigabyte mà hãng vừa lấy mẫu. Mô-đun lớn hơn giúp máy chủ lưu giữ nhiều thông tin hơn trong bộ nhớ làm việc.

Với bộ nhớ flash NAND, loại bộ nhớ vẫn giữ dữ liệu khi tắt nguồn, Micron đặt mục tiêu bắt đầu tăng sản lượng thế hệ 11 trong nửa cuối năm 2027. Thiết kế sử dụng liên kết wafer và hơn 400 lớp. Micron cho biết mật độ bit sẽ tăng hơn gấp đôi so với thế hệ 9, tốc độ đầu vào và đầu ra hướng tới mức gấp 1,5 lần, còn năng lượng truyền dữ liệu trên mỗi bit giảm hơn 25%.

Cạnh tranh từ Trung Quốc trong lĩnh vực NAND cũng đang gia tăng. Số liệu của Omdia cho thấy Yangtze Memory Technologies chiếm 14,2% thị trường NAND toàn cầu trong quý II, so với 28,1% của Samsung. Tại Trung Quốc, YMTC chiếm 38,7%, vượt mức 33,4% của Samsung. NAND đã sử dụng phương pháp xếp chồng ô theo chiều dọc trong nhiều năm, trong khi DRAM đối mặt với quá trình chuyển đổi khó khăn hơn do thiết kế ô nhớ.

Chip hoạt động tốt và chi phí sản xuất sẽ quyết định cuộc đua

Lựa chọn của Micron chuyển trọng tâm kỹ thuật sang việc tiếp tục phát triển 6F², cải tiến liên kết và chuẩn bị cấu trúc 3D. Samsung, SK Hynix và CXMT đang dồn nguồn lực để giúp kiến trúc ô nhỏ hơn hoạt động ổn định. Cả hai hướng đều tiềm ẩn rủi ro sản xuất.

Với 4F², các thách thức gồm khoảng cách giữa các tụ điện, dòng rò, kết nối điện hẹp và việc kiểm soát điện tích bên trong transistor dựng đứng. Liên kết wafer đòi hỏi độ chính xác rất cao khi căn chỉnh. Lợi ích tài chính phụ thuộc vào khả năng sản xuất đủ bộ nhớ hoạt động tốt để bù đắp cho các công đoạn bổ sung và chi phí phát triển.

Các nhà cung cấp thiết bị phải đáp ứng những yêu cầu thay đổi theo cả hai chiến lược. Lắng đọng lớp nguyên tử tạo các lớp phủ cực mỏng lên cấu trúc, còn khắc loại bỏ vật liệu để tạo các đặc điểm hẹp và sâu. Cả hai công nghệ đều trở nên quan trọng khi cấu trúc bộ nhớ cao hơn và phức tạp hơn.

Nhà đầu tư phản ứng mạnh trước triển vọng nguồn cung eo hẹp và khả năng mở rộng của Trung Quốc trong tương lai. Ngày 16 tháng 10, cổ phiếu Micron giảm hơn 3% và SK Hynix giảm hơn 5% do lo ngại về tiến độ của CXMT. Sau đó, Samsung và SK Hynix tăng khoảng 6% trong phiên giao dịch tại Hàn Quốc ngày 21 tháng 10, cho thấy kỳ vọng đã thay đổi nhanh chóng ra sao.

Khách hàng đối mặt với mối lo cấp thiết hơn: sẽ có bao nhiêu bộ nhớ cho sản phẩm của họ. Chuyên gia phân tích John Vinh của KeyBanc dự báo việc chuyển công suất sang trung tâm dữ liệu có thể khiến nguồn cung bộ nhớ cho máy tính cá nhân và điện thoại thông minh giảm 20%-30% trong năm 2027. Dự báo giá của ông gồm mức tăng 15%-20% đối với DRAM trong quý IV năm 2026 và khoảng 20% đối với NAND.

Những cột mốc cụ thể tiếp theo là kế hoạch CXMT giới thiệu bộ nhớ máy chủ trước cuối năm 2026, công suất đóng gói bổ sung của Micron bắt đầu đóng góp vào đầu năm 2027, cùng việc tăng sản lượng DRAM 1-delta và NAND thế hệ 11 trong nửa cuối năm 2027. Quá trình thẩm định của khách hàng, sản lượng chip hoạt động tốt và chi phí sản xuất sẽ cho thấy các kế hoạch cạnh tranh chuyển thành sản phẩm như thế nào.

Điểm chính

• Micron bác bỏ DRAM 4F², chọn tiếp tục phát triển 6F², bổ sung liên kết wafer và phát triển DRAM 3D.
• DRAM 1-delta của hãng dự kiến được sản xuất hàng loạt tại Boise trong nửa cuối năm 2027, với mục tiêu tăng mật độ ở mức giữa 20%.
• Samsung và SK Hynix đang nghiên cứu cấu trúc transistor dựng đứng 4F² song song với công nghệ liên kết và hướng phát triển DRAM 3D dài hạn.
• CXMT đặt mục tiêu giới thiệu bộ nhớ máy chủ 4F² trước cuối năm 2026; quy mô sản xuất chưa được công bố.
• HBM dựng đứng sẽ đặt bộ nhớ trực tiếp phía trên bộ xử lý để tăng băng thông, trong đó quản lý nhiệt là thách thức trọng tâm.
• Micron lên kế hoạch phát triển các thế hệ HBM nối tiếp đến năm 2030 và dự báo nguồn cung bộ nhớ tiếp tục eo hẹp trong năm 2027 và 2028.