TSMC đặt mục tiêu sản xuất bằng High-NA EUV vào năm 2030, chờ công nghệ hoàn thiện và chi phí giảm

Bắt đầu vào năm 2030, sau đó chuyển sang mặt nạ lớn hơn

TSMC dự kiến bắt đầu sử dụng công nghệ quang khắc High-NA EUV của ASML trong sản xuất hàng loạt chip tiên tiến vào năm 2030, lựa chọn chờ đến khi công nghệ sẵn sàng hơn cho sản xuất và chi phí phù hợp hơn, trong khi Intel tích lũy kinh nghiệm với thiết bị này. Chủ tịch kiêm CEO C.C. Wei cho biết việc triển khai muộn hơn sẽ không khiến nhà sản xuất chip Đài Loan gặp bất lợi cạnh tranh.

Lộ trình gồm hai giai đoạn. Ban đầu, TSMC sẽ sử dụng mặt nạ quang khắc 6 inch hiện có, vốn mang các mẫu mạch được chuyển lên tấm wafer silicon. Một sáng kiến chung trong ngành với ASML đặt mục tiêu xây dựng dây chuyền thí điểm cho mặt nạ lớn hơn, loại 12 inch, vào năm 2031; tiếp đó là các hệ thống quang khắc sẵn sàng hỗ trợ sản xuất chip tiên tiến vào năm 2033.

ASML và TSMC công bố các cột mốc này trong thông báo công nghệ chung ngày 8 tháng 9 năm 2026. Hai công ty cho biết họ thành lập sáng kiến một ngày trước đó, trước thềm hội nghị SPIE BACUS tại Monterey, California. Các mục tiêu được nêu gồm tăng năng suất nhà máy, giảm chi phí sản xuất chip và giảm bớt các hạn chế khi in những mẫu mạch lớn.

Wei tái khẳng định kế hoạch áp dụng vào năm 2030 trong buổi trao đổi với nhà đầu tư về quý III của TSMC. Lập trường này gắn việc mua và sử dụng một thiết bị mới, mạnh mẽ với yêu cầu thực tế là sản xuất chip ổn định, ở mức giá khách hàng có thể chấp nhận.

Vì sao TSMC chờ công nghệ sẵn sàng cho sản xuất

Wei nêu ba điều kiện để đưa thiết bị mới vào sản xuất hàng loạt: năng lực kỹ thuật, chi phí hợp lý và độ hoàn thiện. Ông nhấn mạnh nhất vào độ hoàn thiện, tức thiết bị cùng các quy trình sản xuất hỗ trợ phải sẵn sàng vận hành đáng tin cậy ở quy mô sản lượng lớn.

TSMC kỳ vọng High-NA EUV sẽ đáp ứng các điều kiện đó thuận lợi hơn vào năm 2030. Công ty đang cải thiện hiệu quả sản xuất và hợp tác chặt chẽ với ASML, đồng thời tiếp tục phát triển các quy trình tiên tiến bằng công nghệ quang khắc hiện có.

Các máy quang khắc High-NA được cho là có giá khoảng 400 triệu USD mỗi chiếc. Với mức giá đó, quyết định kinh doanh không chỉ phụ thuộc vào kích thước nhỏ nhất của mẫu mà thiết bị có thể in. TSMC còn phải tính đến số wafer có thể xử lý, độ ổn định khi vận hành và số chip đạt yêu cầu sau sản xuất.

Đối với khách hàng, một con chip sử dụng được quan trọng hơn việc hoàn tất thành công một bước phơi sáng. Máy đắt hơn vẫn có thể mang lại hiệu quả kinh tế nếu giúp loại bỏ các công đoạn sản xuất khác hoặc tăng sản lượng. Lộ trình của Wei dựa trên kỳ vọng rằng các điều kiện kỹ thuật và tài chính tổng thể sẽ phù hợp với nhu cầu sản xuất của TSMC vào năm 2030.

High-NA thay đổi điều gì bên trong nhà máy chip

Quang khắc dùng ánh sáng để chuyển các mẫu mạch lên tấm wafer silicon được phủ lớp vật liệu. Các nhà sản xuất chip lặp lại công đoạn này cùng những bước khác để tạo nên nhiều lớp giúp bộ xử lý hoạt động. EUV là viết tắt của cực tím bước sóng cực ngắn, loại ánh sáng được dùng để tạo các mẫu mạch đặc biệt tinh vi.

High-NA cải thiện hệ thống quang học. Khẩu độ số, viết tắt là NA, mô tả khả năng thu nhận ánh sáng và phân giải chi tiết nhỏ của hệ thống. Các hệ thống EUV hiện nay có NA là 0,33; High-NA nâng con số này lên 0,55.

Độ phân giải tối thiểu được công bố cải thiện từ khoảng 13 nanomet xuống 8 nanomet trong một lần phơi sáng. Tính từ hai con số này, kích thước nhỏ nhất có thể phân giải giảm khoảng 38%. Với một số mẫu mạch, độ phân giải cao hơn có thể thay thế hai lần phơi sáng trở lên bằng một lần, qua đó giảm số công đoạn sản xuất, thời gian sản xuất và nguy cơ phát sinh lỗi.

Thay đổi về quang học cũng tạo ra một hạn chế: với mặt nạ hiện có, High-NA phơi sáng một vùng có diện tích chỉ bằng khoảng một nửa trường phơi sáng EUV thông thường. Vì vậy, một mẫu mạch lớn có thể cần nhiều lần phơi sáng riêng biệt, sau đó ghép nối bằng quy trình gọi là stitching. Điều này khiến kích thước mặt nạ trở thành một phần quan trọng của quá trình chuyển đổi, nhất là với các bộ xử lý lớn dùng trong trí tuệ nhân tạo.

Vì sao mặt nạ quang khắc lớn hơn lại quan trọng

TSMC và ASML dự định chuyển từ định dạng mặt nạ hiện nay, khoảng 6 x 6 inch, sang định dạng lớn hơn được gọi là mặt nạ 12 inch, khoảng 6 x 12 inch. Các số đo này chỉ mặt nạ có hoa văn được thiết bị quang khắc sử dụng. Wafer silicon là những đĩa riêng biệt, nơi các chip được sản xuất.

Hai công ty kỳ vọng mặt nạ lớn hơn sẽ tăng năng suất máy quét, giảm chi phí sản xuất chip và loại bỏ hạn chế do stitching. Máy quét là máy quang khắc chiếu mẫu trên mặt nạ lên wafer. Năng suất của máy ảnh hưởng đến khối lượng công việc sản xuất mà nhà máy có thể hoàn thành bằng thiết bị đắt tiền.

Chủ tịch kiêm CEO ASML Christophe Fouquet giải thích trình tự dự kiến trong thông báo chung:

Chúng tôi kỳ vọng việc áp dụng High-NA EUV sẽ tăng dần theo lộ trình thu nhỏ linh kiện, trước tiên sử dụng mặt nạ 6 inch hiện nay, sau đó được hỗ trợ thêm bằng mặt nạ 12 inch. Loại mặt nạ này giúp tăng năng suất máy quét và cho phép ngành đáp ứng nhu cầu về những con chip nhỏ hơn, nhanh hơn và tiết kiệm năng lượng hơn.

Quá trình chuyển đổi đòi hỏi nhiều công việc bên cạnh bản thân máy quét. Sản xuất mặt nạ, thiết bị ghi mẫu, thiết bị xử lý và phần mềm thiết kế đều phải hỗ trợ định dạng lớn hơn. Kế hoạch sản xuất ban đầu vào năm 2030 của TSMC sử dụng kích thước mặt nạ hiện có; định dạng lớn hơn sẽ được đưa vào sau khi các hệ thống hỗ trợ sẵn sàng.

Các cột mốc đến năm 2033

Lịch trình của TSMC tách riêng thời điểm đầu tiên đưa High-NA vào sản xuất hàng loạt với thời điểm sau đó triển khai mặt nạ lớn hơn. Thông báo chung đưa ra ba mục tiêu sản xuất, trong khi lộ trình quy trình của công ty có một số thế hệ chip đi trước các mốc này.

• 2025: Quy trình N2 của TSMC bước vào sản xuất hàng loạt trong quý IV.
• 2027: A14 dự kiến bắt đầu sản xuất thử nghiệm.
• 2028: A14 dự kiến được đưa vào sản xuất hàng loạt.
• 2029: A13 và A12 dự kiến đạt sản xuất hàng loạt bằng công nghệ EUV hiện có.
• 2030: TSMC dự định bắt đầu sản xuất hàng loạt bằng High-NA EUV cho các nút công nghệ tiên tiến, sử dụng mặt nạ 6 inch hiện nay.
• 2031: Sáng kiến của ASML và TSMC đặt mục tiêu xây dựng dây chuyền thí điểm cho mặt nạ quang khắc 12 inch.
• 2033: Sáng kiến đặt mục tiêu hệ thống quang khắc sẵn sàng phục vụ sản xuất chip tiên tiến bằng mặt nạ lớn hơn.

Thông báo tháng 9 đưa ra các mốc năm 2031 và 2033 dưới dạng mục tiêu. Dây chuyền thí điểm cho phép các công ty phát triển và hoàn thiện phương thức sản xuất trước khi mở rộng quy mô. Để hệ thống sẵn sàng hoàn toàn, thiết bị và các quy trình hỗ trợ cần phối hợp vận hành hiệu quả.

TSMC chưa công bố nút công nghệ đầu tiên sẽ sử dụng High-NA vào năm 2030, số máy dự định triển khai hay mức tiết kiệm chi phí dự kiến. A10 và A11 được đồn đoán là những ứng viên tiềm năng, trong khi hoạt động phát triển A10 đã xuất hiện trong bộ phận nghiên cứu của TSMC. Thông báo chính thức về việc áp dụng công nghệ này chưa nêu tên nút đầu tiên.

Intel và Samsung triển khai sớm hơn

Intel lắp ráp hệ thống High-NA EUV thương mại đầu tiên tại Oregon vào năm 2024, sau đó bắt đầu sử dụng công nghệ này ở một số lớp sản xuất được chọn. Intel và ASML đã mô tả các ứng dụng liên quan đến Intel 18A và một số bộ xử lý Panther Lake được bán dưới tên Core Ultra Series 3.

Đến tháng 9 năm 2026, Intel và ASML cho biết đã xử lý hơn 1 triệu wafer bằng thiết bị High-NA. Tổng số này bao gồm hoạt động xác nhận thiết bị, thử nghiệm, nghiên cứu và một phần sản xuất các lớp cụ thể của sản phẩm. Intel cho biết các lớp 18A được chọn, chế tạo bằng High-NA, đạt hiệu năng bằng hoặc cao hơn mức đạt được với EUV NA 0,33 hiện có.

Samsung cũng công bố kế hoạch đưa High-NA EUV vào sản xuất hàng loạt DRAM vào năm 2028. DRAM là loại bộ nhớ tạm thời lưu giữ thông tin khi máy tính hoặc thiết bị khác đang hoạt động. Samsung kỳ vọng quang khắc tinh vi hơn sẽ đơn giản hóa một số khâu sản xuất bộ nhớ và cải thiện hiệu quả.

Do đó, các công ty đang theo đuổi lịch trình sản xuất và ứng dụng khác nhau. Intel tích lũy kinh nghiệm vận hành trên một số lớp chip logic được chọn, Samsung nhắm đến bộ nhớ, còn TSMC tiếp tục chiến lược thiết bị hiện tại trước khi bắt đầu sản xuất bằng High-NA vào năm 2030. Cả ba đều được xác định là bên hỗ trợ quá trình chuyển đổi sang mặt nạ lớn hơn.

Nhu cầu A14 tăng trước khi High-NA được đưa vào sử dụng

Các kế hoạch quy trình trong ngắn hạn của TSMC đang tiến triển theo lịch trình riêng. Wei cho biết công ty đang trao đổi với nhiều khách hàng hơn về A14 so với N2 và kỳ vọng A14 sẽ trở thành một nút công nghệ lớn hơn. Nút công nghệ là một thế hệ công nghệ sản xuất có quy tắc thiết kế, đặc tính hiệu năng và quy trình sản xuất riêng.

A14 dự kiến bắt đầu sản xuất vào năm 2028, sớm hơn hai năm so với thời điểm TSMC dự định đưa High-NA vào sử dụng. A13, được mô tả là phiên bản cải tiến của A14, dự kiến có mật độ bóng bán dẫn cao hơn khoảng 6%. A12 đưa công nghệ cấp nguồn mặt sau Super Power Rail của TSMC lên nền tảng A14.

Cấp nguồn từ mặt sau dẫn điện qua mặt sau của chip, giải phóng không gian ở những vị trí khác cho các kết nối tín hiệu. Wei cho biết việc áp dụng tùy thuộc nhu cầu của từng sản phẩm: một số bộ tăng tốc AI có thể sử dụng công nghệ này, còn sản phẩm điện thoại thông minh thì có thể không.

Wei cũng cho biết TSMC đang chuẩn bị đồng thời tăng sản lượng chip nhỏ dành cho điện thoại thông minh và các bộ tăng tốc AI lớn hơn nhiều. Ông đánh giá quá trình học hỏi trong sản xuất diễn ra hợp lý và cho biết khách hàng hài lòng. Trước mắt, khách hàng lựa chọn các quy trình và tính năng phù hợp với sản phẩm của họ; High-NA sẽ được bổ sung vào bộ công cụ sản xuất này trong tương lai.

Đóng gói tiên tiến mở rộng cùng với mạch ngày càng tinh vi

TSMC cũng đang phát triển các gói tiên tiến lớn hơn, kết nối nhiều chip và linh kiện bộ nhớ. Wei cho biết công ty có thể sản xuất hàng loạt các sản phẩm có kích thước gấp năm lần reticle, với tỷ lệ thành phẩm cao; đồng thời đang phát triển các gói có kích thước gấp chín lần và sau đó là 14 lần reticle.

Reticle là mặt nạ mang mẫu mạch. Trong lĩnh vực đóng gói, các bội số kích thước reticle mô tả quy mô của gói linh kiện lắp ráp so với một trường quang khắc tiêu chuẩn. Đóng gói kết nối các linh kiện thành một hệ thống hoạt động hoàn chỉnh, còn quang khắc tạo mẫu mạch trong quá trình sản xuất chip.

Wei cho biết CoWoS vẫn là lựa chọn đóng gói được khách hàng ưu tiên. TSMC cũng đang phát triển CoPoS, một phương pháp đóng gói sử dụng tấm nền, nhằm giảm chi phí trong tương lai. Các gói lớn hơn có ý nghĩa với hệ thống AI vì cho phép kết nối chặt chẽ chip xử lý và bộ nhớ trong cùng một cụm lắp ráp.

Thông báo chính thức về High-NA liên hệ nhu cầu tương lai đối với thiết bị này với các kiến trúc bóng bán dẫn ngày càng phức tạp được dùng trong ứng dụng AI. TSMC dự kiến số lớp cần High-NA EUV sẽ tăng khi các thế hệ quy trình tiến lên. Vì vậy, kế hoạch của công ty kết hợp sản xuất chip tinh vi hơn với công nghệ đóng gói lớn hơn, mạnh hơn.

Công suất và chi tiêu bám sát nhu cầu khách hàng

Kế hoạch công suất của TSMC tính đến cả khách hàng thiết kế chip lẫn các công ty vận hành nhà máy riêng. Wei cho biết công ty đối xử bình đẳng với hai nhóm và tính đến năng lực sản xuất nội bộ của khách hàng khi quyết định xây dựng mức hỗ trợ sản xuất nào.

Wei cũng cho biết TSMC nhìn chung cấm khách hàng bán lại hoặc đấu giá phần công suất được phân bổ. Những thỏa thuận hiếm hoi liên quan đến cấp phép mặt nạ chỉ bao gồm số lượng wafer rất nhỏ. Chính sách này giúp TSMC giữ vai trò trực tiếp hơn trong việc quyết định công suất sản xuất của mình phục vụ sản phẩm nào của khách hàng.

Giám đốc tài chính Wendell Huang cho biết chi tiêu vốn trong giai đoạn 2026-2028 dự kiến cao hơn đáng kể so với ba năm trước đó, dù vẫn còn quá sớm để đưa ra số liệu chi tiết cho năm 2027 và những năm sau. Ông nói chi phí thiết bị, vật liệu và nhân công đang tăng, trong khi nhu cầu dài hạn của khách hàng vẫn là động lực chính cho đầu tư.

TSMC cũng dự kiến việc mở rộng nhà máy ở nước ngoài sẽ làm giảm biên lợi nhuận gộp từ 3 đến 4 điểm phần trăm trong giai đoạn cuối của kỳ hoạch định năm năm. Áp lực chi tiêu này giúp lý giải vì sao hiệu quả sản xuất là yếu tố nổi bật trong quyết định về High-NA. Một thiết bị có giá khoảng 400 triệu USD phải phù hợp với kế hoạch lớn hơn về sản lượng nhà máy, nhu cầu khách hàng và lợi nhuận.

Wei mô tả mục đích hợp tác trong thông báo chung:

Chúng tôi luôn tin rằng khi ngành cùng hợp tác giải quyết những vấn đề phức tạp, chúng ta mở ra những khả năng mà không một công ty đơn lẻ nào có thể đạt được.

Cam kết của TSMC là bắt đầu sản xuất bằng High-NA vào năm 2030, sau đó tăng thêm năng suất nhờ mặt nạ lớn hơn khi ngành hoàn tất giai đoạn phát triển tiếp theo. Khách hàng sẽ cảm nhận kết quả qua các quy trình sản xuất, công suất sẵn có và chi phí gắn với những con chip tương lai của họ.

Điểm chính

• TSMC dự định bắt đầu sản xuất hàng loạt bằng High-NA EUV cho các nút công nghệ tiên tiến vào năm 2030.
• Wei cho biết độ hoàn thiện kỹ thuật và chi phí hợp lý là căn cứ xác định thời điểm, đồng thời kỳ vọng việc áp dụng muộn hơn sẽ không gây bất lợi cạnh tranh.
• Sản xuất ban đầu sẽ sử dụng mặt nạ 6 inch hiện có.
• TSMC và ASML đặt mục tiêu có dây chuyền thí điểm mặt nạ lớn hơn vào năm 2031 và hệ thống sản xuất hỗ trợ sẵn sàng vào năm 2033.
• Intel đã sử dụng High-NA cho một số lớp sản xuất được chọn; Samsung đặt mục tiêu đưa công nghệ này vào sản xuất DRAM năm 2028.
• A14 dự kiến được đưa vào sản xuất hàng loạt năm 2028, trước khi TSMC triển khai High-NA.
• TSMC chưa nêu tên nút công nghệ đầu tiên dùng High-NA, cũng chưa công bố số lượng thiết bị hay mức tiết kiệm dự kiến.