TSMC mở rộng công nghệ đóng gói tiên tiến khi nhu cầu chip AI vượt quá năng lực sản xuất

Đóng gói AI quy mô lớn hơn, năng lực sản xuất thắt chặt hơn

TSMC đang mở rộng công nghệ kết nối bộ xử lý AI với bộ nhớ, với kế hoạch phát triển nền tảng đóng gói có thể tích hợp 20 linh kiện bộ nhớ băng thông cao vào năm 2028 và phiên bản hỗ trợ 24 linh kiện vào năm 2029. Các mục tiêu này cho thấy cuộc đua phần cứng trí tuệ nhân tạo nhanh hơn giờ đây phụ thuộc vào việc lắp ráp những hệ thống lớn hơn, phức tạp hơn, bên cạnh việc chế tạo transistor nhỏ hơn.

Tại Hội nghị chuyên đề Công nghệ Đài Loan 2026 ở Tân Trúc ngày 14 tháng 5, Phó chủ tịch phát triển kinh doanh của TSMC, Yuan Li-pen, thông báo nền tảng Chip on Wafer on Substrate (CoWoS) có kích thước 5,5 trường phơi sáng sẽ được sản xuất hàng loạt trong năm 2026. Ông cho biết tỷ lệ sản phẩm đạt chuẩn trong sản xuất vượt 98%. Kích thước trường phơi sáng là một đơn vị tham chiếu dựa trên diện tích được bao phủ bởi một lần phơi sáng quang khắc, giúp ngành mô tả quy mô ngày càng lớn của các gói chip này.

Việc mở rộng diễn ra sau cảnh báo của Chủ tịch kiêm Tổng giám đốc điều hành C.C. Wei trong cuộc họp công bố kết quả kinh doanh ngày 16 tháng 4 rằng năng lực đóng gói tiên tiến vẫn rất hạn chế. TSMC dự kiến ngân sách vốn năm 2026 sẽ gần mức cao nhất trong khoảng 52-56 tỷ USD, dù khoản chi này cũng bao gồm chế tạo chip và các khoản đầu tư khác, ngoài đóng gói.

Những diễn biến này cho thấy có một nút thắt mà chỉ xây thêm nhà máy wafer không thể giải quyết. Nvidia và AMD cần cả các khuôn chip xử lý hoạt động tốt lẫn đủ năng lực kết nối chúng với bộ nhớ. Khuôn chip là một phần silicon riêng lẻ chứa các mạch của chip. Nếu không có gói đóng gói phù hợp, ngay cả một khuôn chip tiên tiến cũng không thể trở thành bộ tăng tốc AI hoàn chỉnh.

Vấn đề năng lực sản xuất còn vượt qua biên giới. Theo các bài viết về mạng lưới sản xuất của TSMC, chip chế tạo tại nhà máy Arizona vẫn được chuyển về Đài Loan để đóng gói. Hai cơ sở đóng gói dự kiến xây dựng tại Arizona có thể rút ngắn chặng đường này, nhưng chưa công bố thời điểm hoàn thành.

Vì sao gói đóng gói giờ đây định hình hiệu năng

Trong nhiều thập niên, tiến bộ bán dẫn chủ yếu tập trung vào việc đưa thêm transistor lên một khuôn chip. Gordon Moore, đồng sáng lập Intel, nhận thấy số lượng transistor thường tăng gấp đôi sau khoảng hai năm. Transistor nhỏ hơn giúp các nhà sản xuất cải thiện hiệu năng tính toán và hiệu quả năng lượng, nhưng duy trì tốc độ này ngày càng khó khăn và tốn kém.

AMD và Intel đã bắt đầu ứng phó trước làn sóng AI hiện nay bằng cách chia các bộ xử lý lớn thành nhiều khuôn chip. Những chức năng khác nhau có thể sử dụng các quy trình sản xuất khác nhau, dành công nghệ tiên tiến đắt đỏ cho các mạch được hưởng lợi nhiều nhất. Khuôn chip nhỏ hơn cũng có thể cải thiện hiệu quả kinh tế trong sản xuất vì một lỗi không nhất thiết làm hỏng một miếng silicon khổng lồ.

Với các bộ tăng tốc AI, mục tiêu trước mắt thường là hiệu năng, thay vì chỉ giảm chi phí sản xuất. Các mạch tính toán mạnh cần được cung cấp dữ liệu liên tục. Bộ nhớ băng thông cao, hay HBM, sử dụng các khuôn bộ nhớ xếp chồng cùng nhiều kết nối để truyền dữ liệu nhanh chóng. Đặt bộ nhớ gần bộ xử lý giúp tránh tình trạng tài nguyên tính toán phải chờ dữ liệu rồi nằm không.

Paul Rousseau, người đứng đầu mảng giải pháp đóng gói của TSMC Bắc Mỹ, giải thích cách CoWoS xử lý vấn đề này:

Bạn không thể tích hợp đủ bộ nhớ vào chip tính toán để khai thác tối đa năng lực của nó. Vì vậy, khi triển khai CoWoS, chúng tôi có thể đặt bộ nhớ HBM ngay cạnh khối tính toán một cách rất hiệu quả,

CoWoS được mô tả là công nghệ đóng gói 2.5D vì các thành phần xử lý và bộ nhớ nằm cạnh nhau trên một cấu trúc dây dẫn bổ sung, thay vì chỉ kết nối thông qua bảng mạch thông thường. Cấu trúc này, gọi là interposer, hỗ trợ các kết nối mật độ cao giữa các thành phần. Do đó, đóng gói trở thành một phần trong thiết kế bộ xử lý, chứ không chỉ là lớp vỏ bảo vệ được bổ sung sau khi sản xuất.

Nvidia và AMD cần những cấu hình khác nhau

TSMC giới thiệu kỹ thuật đóng gói 2.5D vào năm 2012 và đã phát triển nhiều thế hệ kế tiếp. GPU Blackwell của Nvidia sử dụng CoWoS-L, thế hệ mới nhất được đề cập trong các bài viết. Theo thông tin được đưa tin, Nvidia đã đặt trước phần lớn năng lực CoWoS tiên tiến nhất của TSMC, khiến khả năng tiếp cận công nghệ cụ thể này trở thành mối quan ngại với các khách hàng khác.

Quá trình phát triển từ H100 của Nvidia đến Blackwell cho thấy vì sao đóng gói quan trọng ngay cả khi quy trình sản xuất không thay đổi đáng kể. H100 sử dụng quy trình 4 nanomet của TSMC và CoWoS, kết hợp với HBM do SK Hynix cung cấp. Blackwell sử dụng quy trình N4P và bộ nhớ HBM3e, kết hợp những thay đổi về thiết kế chip, bộ nhớ và tích hợp, thay vì chỉ dựa vào việc thu nhỏ transistor.

MI300 của AMD đi theo hướng khác. Sản phẩm sử dụng công nghệ 5 nanomet và 6 nanomet của TSMC, với công nghệ System on Integrated Chips (SoIC) để tích hợp theo chiều dọc trước khi CoWoS kết nối cụm linh kiện với HBM. Quy trình sản xuất vì thế có thêm một công đoạn đóng gói tiên tiến.

Sự khác biệt này rất quan trọng khi đánh giá tình trạng thiếu hụt. CoWoS và SoIC đảm nhiệm những công việc khác nhau, và mở rộng công nghệ này không tự động gỡ bỏ nút thắt ở công nghệ kia. Khách hàng cũng cần đúng thế hệ và kích thước gói đóng gói, chứ không chỉ cần tiếp cận một nguồn năng lực đóng gói chung chung.

Nhu cầu không chỉ dừng ở đơn đặt hàng chip mà còn gắn với các hệ thống tính toán được lắp đặt thực tế. Cụm siêu máy tính Đài Loan do Foxconn lên kế hoạch, được công bố cùng Nvidia, có vốn đầu tư 1,4 tỷ USD và mục tiêu bắt đầu hoạt động trong nửa đầu năm 2026. Kế hoạch triển khai Blackwell GB300 cho thấy nguồn cung bộ tăng tốc tác động ra sao đến lịch trình xây dựng hạ tầng lớn hơn, dù thông báo này không xác nhận cơ sở đã đi vào hoạt động hay chưa.

Mở rộng nhanh vẫn chưa xóa được tình trạng thiếu hụt

Rousseau cho biết năng lực CoWoS tăng trưởng kép hằng năm ở mức 80%. Tại hội nghị chuyên đề tháng 5, Phó chủ tịch phụ trách vận hành và kỹ thuật công nghệ tiên tiến của TSMC B.Z. Tien dự báo năng lực CoWoS và SoIC sẽ tăng hơn 80% mỗi năm đến năm 2027. Những con số này mô tả tốc độ mở rộng, chứ không chứng minh rằng nhu cầu đã được đáp ứng đầy đủ.

Các ước tính trước đây cho thấy quy mô mở rộng. Năng lực CoWoS hằng tháng được ước tính đạt 15.000 đơn vị trong năm 2023, với dự báo tăng lên 45.000-50.000 vào cuối năm 2024. Mức này tương đương khoảng 3-3,3 lần so với năm 2023. Cùng nguồn tin đó dự báo năng lực đạt khoảng 50.000 đơn vị vào cuối năm 2025.

Với SoIC, ước tính tăng từ 2.000 đơn vị mỗi tháng vào cuối năm 2023 lên mức dự kiến 5.000-6.000 vào cuối năm 2024, sau đó là 10.000 vào cuối năm 2025. Đây là các dự báo trước đây, không phải tổng sản lượng đã được xác nhận; số lượng này cũng không nên được xem là thước đo trực tiếp số bộ tăng tốc hoàn chỉnh được giao.

Các bài viết thời điểm đó cho biết Nvidia và AMD đã đặt trước năng lực CoWoS và SoIC cho năm 2024 và 2025. Dấu hiệu hiện tại rõ ràng hơn về áp lực kéo dài là phát biểu của Wei vào tháng 4 năm 2026 rằng năng lực đóng gói tiên tiến vẫn hạn chế dù đã được mở rộng.

TSMC đã chuyển đổi các cơ sở sản xuất wafer cũ sang phục vụ đóng gói và đang tăng sản lượng tại hai cơ sở đóng gói mới ở Đài Loan. Báo cáo thường niên năm 2025 của công ty cam kết tiếp tục đầu tư vào các cơ sở đóng gói tiên tiến tại một số địa điểm ở Đài Loan trong vài năm tới. Báo cáo nêu CoWoS, InFO, SoIC và Compact Universal Photonic Engine (COUPE) là những công nghệ tích hợp đang được phát triển.

Đài Loan vẫn giữ vai trò trung tâm trong quy trình sản xuất

Việc TSMC mở rộng sản xuất wafer ở nước ngoài hiện chưa tạo ra một chuỗi sản xuất hoàn chỉnh tại chỗ cho chip AI tiên tiến. Theo các bài viết về mạng lưới đóng gói của công ty, chip sản xuất tại Arizona vẫn được chuyển về Đài Loan để thực hiện công đoạn này. Các nhà máy đóng gói dự kiến ở Arizona sẽ bổ sung một năng lực còn thiếu, thay vì nhân rộng một dịch vụ vốn đã hiện diện tại địa phương.

Jan Vardaman, nhà nghiên cứu về đóng gói tại TechSearch International, cho biết đặt cơ sở đóng gói gần nhà máy wafer ở Arizona sẽ rút ngắn thời gian xử lý, tránh phải vận chuyển qua lại giữa châu Á và Mỹ. TSMC chưa công bố thời điểm hoàn thành các cơ sở đóng gói này, nên chưa thể xác định thời điểm bắt đầu có những lợi ích đó.

Lịch mở rộng sản xuất wafer cụ thể hơn. Trong biên bản cuộc họp công bố kết quả kinh doanh tháng 4, TSMC cho biết một nhà máy 3 nanomet mới ở Đài Nam sẽ bắt đầu sản xuất sản lượng lớn trong nửa đầu năm 2027. Nhà máy thứ hai tại Arizona dự kiến hoạt động trong nửa cuối năm 2027, còn nhà máy thứ hai ở Nhật Bản dự kiến vào năm 2028.

TSMC cũng đang chuyển đổi thiết bị 5 nanomet ở Đài Nam để hỗ trợ sản xuất 3 nanomet, đồng thời điều phối năng lực linh hoạt giữa các quy trình N7, N5 và N3. Các biện pháp này giúp tăng sản lượng wafer, nhưng phần cứng AI hoàn chỉnh vẫn cần nguồn cung đóng gói và bộ nhớ tương ứng. Vì vậy, mở rộng từng công đoạn theo lịch trình tương thích là yếu tố then chốt để cung cấp sản phẩm có thể sử dụng.

Gói đóng gói lớn hơn kéo theo bài toán kỹ thuật khó hơn

Các nền tảng CoWoS tiếp theo hướng tới kết nối nhiều silicon tính toán và bộ nhớ hơn trong cùng một cụm lắp ráp. Yuan cho biết nền tảng năm 2028 sẽ đạt kích thước 14 trường phơi sáng và tích hợp 20 linh kiện HBM; phiên bản hỗ trợ 24 linh kiện dự kiến ra mắt vào năm 2029. Đây là các mục tiêu phát triển, chưa phải năng lực hiện có dành cho khách hàng.

Tỷ lệ sản phẩm đạt chuẩn là một thước đo quan trọng vì cho biết bao nhiêu sản phẩm đáp ứng tiêu chuẩn yêu cầu. Con số trên 98% mà Yuan công bố áp dụng cho công nghệ CoWoS kích thước 5,5 trường phơi sáng của TSMC. Các báo cáo cũng cho biết tỷ lệ đạt chuẩn của EMIB-T của Intel vào khoảng 90%, còn quy trình 2 nanomet của Samsung ở mức giữa 50%. Không thể dùng những con số này để xếp hạng trực tiếp: chúng liên quan đến các công nghệ khác nhau, và con số của Samsung nói về chế tạo transistor chứ không phải đóng gói.

Wei xác định ứng suất cơ học, cong vênh và giới hạn nhiệt là những thách thức đối với các gói đóng gói lớn hơn. Cong vênh nghĩa là cụm lắp ráp bị uốn khỏi hình dạng dự kiến, có thể khiến việc duy trì các kết nối chính xác trở nên khó khăn hơn. Giới hạn nhiệt liên quan đến lượng nhiệt hệ thống có thể tạo ra và tản đi trong khi vẫn hoạt động ổn định.

TSMC cũng đang phát triển công nghệ Chip on Panel on Substrate (CoPoS). Wei cho biết công ty đã xây dựng dây chuyền thử nghiệm và dự kiến sản xuất sau đó vài năm. Ông nhấn mạnh rằng vào thời điểm diễn ra cuộc họp tháng 4, các gói CoWoS lớn vẫn là phương án cung ứng chủ đạo. Dây chuyền thử nghiệm giúp công ty kiểm tra phương thức sản xuất trước khi áp dụng trên quy mô thương mại rộng hơn.

Xếp chồng mở ra hướng đi khác, nhưng thời điểm còn chưa rõ

Tích hợp theo chiều dọc đẩy ý tưởng này xa hơn bằng cách đặt các khuôn chip chồng lên nhau. TSMC gọi công nghệ của mình là SoIC, còn hướng tiếp cận được đề cập của Intel là Foveros Direct. Các kết nối ngắn hơn có thể giúp những thành phần liên kết chặt chẽ hoạt động gần giống một chip duy nhất, dù việc xếp chồng cũng khiến quản lý nhiệt và lắp ráp khó hơn.

Các bài viết đưa ra những mốc thời gian khác nhau cho sản phẩm SoIC. Rousseau cho biết có thể phải vài năm nữa mới có các sản phẩm sử dụng công nghệ này, trong khi thông tin trước đó về MI300 của AMD xác định SoIC là một phần trong quy trình sản xuất. Vì vậy, không nên xem nhận định khái quát này là thời điểm SoIC lần đầu được thương mại hóa. Có thể phát biểu đề cập đến các ứng dụng sắp tới, nhưng phạm vi chưa được nêu rõ.

Các nhà sản xuất bộ nhớ Samsung, SK Hynix và Micron đã sử dụng công nghệ xếp chồng theo chiều dọc trong quá trình sản xuất HBM. Đây là quy trình khác với xếp chồng các khuôn chip tính toán, dù cả hai đều đòi hỏi lắp ráp tiên tiến và kết nối chính xác.

Một hướng phát triển khác là liên kết lai, có thể thay thế các đầu nối nhô ra bằng những miếng đệm đồng được ghép sát nhau. Vardaman giải thích lợi ích về điện của phương pháp này:

Thay vì dùng điểm tiếp xúc nhô lên, chúng ta có thể nối trực tiếp miếng đệm này với miếng đệm kia, gần như không có khoảng cách, nhờ đó cải thiện hiệu năng cấp điện,

Mục tiêu là bố trí nhiều kết nối hơn trong một diện tích nhỏ, đồng thời rút ngắn quãng đường tín hiệu di chuyển. Đây là một cách khác để cải thiện việc truyền dữ liệu mà không phải phụ thuộc hoàn toàn vào quy trình transistor mới.

Intel, các đối tác lắp ráp và nhà cung cấp thiết bị có thêm vai trò

Intel đưa ra một phương pháp tích hợp khác mang tên Embedded Multi-die Interconnect Bridge (EMIB). Thay vì dùng một interposer hoàn chỉnh cho các kết nối như trong CoWoS, công nghệ này bố trí các cầu nối silicon nhỏ tại những vị trí cần giao tiếp giữa các thành phần. Mark Gardner, người đứng đầu mảng dịch vụ sản xuất chip của Intel, cho biết phương pháp này có lợi thế về chi phí.

Amazon và Cisco nằm trong số khách hàng sử dụng dịch vụ đóng gói của Intel; Gardner cho biết công ty đã phục vụ khách hàng đóng gói từ năm 2022. Các bài viết cũng đề cập kế hoạch Intel đóng gói chip tùy chỉnh cho SpaceX, xAI và Tesla tại Terafab ở Texas do Elon Musk đề xuất. Cần phân biệt những kế hoạch này với năng lực sản xuất đang vận hành hoặc các lô hàng đã được bàn giao.

Trong khi đó, TSMC đang mở rộng hoạt động đóng gói nội bộ, đồng thời dựa vào các công ty lắp ráp và kiểm thử bán dẫn thuê ngoài, gọi là OSAT. Wei xác nhận năng lực hạn chế buộc công ty phải phối hợp với các đối tác này. Theo thông tin được đưa tin, một số công đoạn đóng gói được giao cho ASE và Amkor; ASE dự kiến doanh thu đóng gói tiên tiến sẽ tăng gấp đôi trong năm 2026.

Các nhà cung cấp thiết bị cũng chịu tác động từ cùng chu kỳ đầu tư này. Giám đốc điều hành Applied Materials Gary Dickerson cho biết trong một tuyên bố hồi tháng 8 rằng doanh thu mảng đóng gói dự kiến tăng hơn 70% trong năm đó. Bài viết không nêu năm dương lịch, vì vậy không nên trình bày con số này như một dự báo đã được xác nhận cho năm 2026.

Những diễn biến này cho thấy việc TSMC tăng cường đóng gói nội bộ không nhất thiết loại trừ các công ty lắp ráp chuyên biệt. Khi nhu cầu vượt quá năng lực, nhà sản xuất chip theo hợp đồng, các đối tác và nhà cung cấp thiết bị đều có thể nhận thêm đơn hàng từ cùng một đợt mở rộng.

Những mốc sản xuất đáng chú ý tiếp theo

Kết quả tài chính chính thức của TSMC cho thấy bối cảnh của làn sóng đầu tư. Doanh thu năm 2025 đạt 122,42 tỷ USD, tăng 35,9% tính theo USD. Các quy trình tiên tiến từ 7 nanomet trở xuống chiếm 74% doanh thu wafer, so với 69% năm 2024, tăng 5 điểm phần trăm. Đây là số liệu của công ty và mảng kinh doanh wafer, không phải thước đo riêng cho doanh thu đóng gói.

Báo cáo thường niên cho biết công nghệ 2 nanomet bước vào sản xuất khối lượng lớn trong quý IV năm 2025. TSMC dự kiến bắt đầu sản xuất N2P và A16 trong nửa cuối năm 2026, xác nhận quá trình phát triển transistor vẫn tiếp diễn song song với việc mở rộng đóng gói. Lịch trình được công bố hiện gồm:

• Ngày 16 tháng 4 năm 2026: TSMC xác nhận năng lực đóng gói tiên tiến còn hạn chế và chi tiêu vốn sẽ ở gần mức cao nhất trong khoảng 52-56 tỷ USD.
• Ngày 14 tháng 5 năm 2026: Các lãnh đạo công bố CoWoS kích thước 5,5 trường phơi sáng sẽ được sản xuất hàng loạt trong năm 2026, đồng thời phác thảo các nền tảng lớn hơn trong tương lai.
• Nửa cuối năm 2026: Dự kiến bắt đầu sản xuất sản lượng lớn N2P và A16.
• Năm 2027: Dự kiến bắt đầu sản xuất 3 nanomet mới tại Đài Nam trong nửa đầu năm và Arizona trong nửa cuối năm.
• Năm 2028: Nhà máy thứ hai ở Nhật Bản và nền tảng CoWoS 14 trường phơi sáng hỗ trợ 20 linh kiện HBM dự kiến đi vào sản xuất.
• Năm 2029: Dự kiến có phiên bản CoWoS hỗ trợ 24 linh kiện HBM.

Những thông tin còn thiếu gồm thời điểm hoàn thành các cơ sở đóng gói ở Arizona và ngày bắt đầu sản xuất thương mại CoPoS. Các mục tiêu CoWoS quy mô lớn hơn cũng chưa xác định khách hàng nào sẽ được cấp năng lực hay sản lượng sẽ là bao nhiêu. Thách thức của TSMC là biến tốc độ mở rộng nhanh chóng thành sản lượng đủ lớn ở mọi công đoạn cần thiết, đồng thời bảo đảm độ tin cậy cho các cụm lắp ráp ngày càng lớn.

Điểm chính

• TSMC cho biết năng lực đóng gói tiên tiến vẫn hạn chế dù đang được mở rộng nhanh chóng.
• Nền tảng CoWoS kích thước 5,5 trường phơi sáng dự kiến được sản xuất hàng loạt trong năm 2026, với tỷ lệ sản phẩm đạt chuẩn được báo cáo là trên 98%.
• Các nền tảng CoWoS lớn hơn hướng tới hỗ trợ 20 linh kiện HBM vào năm 2028 và 24 linh kiện vào năm 2029.
• Sản xuất wafer ở Arizona vẫn phụ thuộc vào công đoạn đóng gói tại Đài Loan; chưa công bố thời điểm hoàn thành hai cơ sở đóng gói dự kiến ở Mỹ.
• Nvidia sử dụng CoWoS, trong khi MI300 của AMD kết hợp tích hợp theo chiều dọc SoIC với CoWoS.
• Chi tiêu vốn của TSMC trong năm 2026 dự kiến gần mức cao nhất trong khoảng 52-56 tỷ USD, bao gồm nhiều khoản đầu tư sản xuất.
• Intel, ASE, Amkor và các nhà cung cấp thiết bị ngày càng có vai trò lớn khi đóng gói trở thành nút thắt trong nguồn cung phần cứng AI.